Modelo de variación de retardo por debajo del umbral que considera la región de transición para la pendiente de entrada
Autores: Cao, Peng; Xu, Weixing; Wu, Yuanjie; Liu, Wanyu; Wang, Yu
Idioma: Inglés
Editor: MDPI
Año: 2023
Disponible con Suscripción Virtualpro
Artículos
Categoría
Ingeniería y Tecnología
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Consultas: 5
Citaciones: Sin citaciones
El diseño por debajo del umbral proporciona la ventaja prometedora de bajo consumo de energía a costa de la variación del rendimiento e incluso de la falla del circuito. Un modelo de temporización estadística preciso y eficiente es crucial para el análisis de temporización y la orientación de la optimización del rendimiento. Los trabajos anteriores carecen de la consideración del impacto del tiempo de subida o de la región de transición para la pendiente de entrada debido a la variación del proceso y de enfoques eficientes que consideren el impacto de la capacitancia de carga y múltiples variaciones de proceso en compuertas complejas, lo que resulta en una pérdida de precisión. En este trabajo, se deriva analíticamente un modelo preciso y eficiente de variación de retardo de compuerta para diversas pendientes de entrada y capacitancias de carga. La región de transición entre la pendiente de entrada rápida y lenta se divide eficientemente con un método de tolerancia de error adaptativo para caracterizar la variación de temporización mediante interpolación lineal basada en la de pendiente de entrada rápida y lenta. Para considerar el impacto de la capacitancia de carga, se deriva analíticamente la relación entre la sensibilidad del retardo de paso y la variación dominante del voltaje de umbral. Para compuertas complejas, las múltiples variaciones de proceso tanto para estructuras en paralelo como en apilamiento se expresan de manera equivalente mediante la variación del voltaje de umbral de cada transistor. El modelo propuesto ha sido validado bajo la tecnología avanzada de TSMC (Taiwan Semiconductor Manufacturing Company) de 12 nm en la región de subumbral y logra un excelente acuerdo con los resultados de simulación de Monte Carlo SPICE (Simulation Program with Integrated Circuit Emphasis) con un error máximo inferior al 6.49% para la desviación estándar del retardo de compuerta y 4.63%/6.40% para el retardo máximo/mínimo, demostrando una mejora de precisión de más de 4 veces en comparación con modelos analíticos competitivos.
Descripción
El diseño por debajo del umbral proporciona la ventaja prometedora de bajo consumo de energía a costa de la variación del rendimiento e incluso de la falla del circuito. Un modelo de temporización estadística preciso y eficiente es crucial para el análisis de temporización y la orientación de la optimización del rendimiento. Los trabajos anteriores carecen de la consideración del impacto del tiempo de subida o de la región de transición para la pendiente de entrada debido a la variación del proceso y de enfoques eficientes que consideren el impacto de la capacitancia de carga y múltiples variaciones de proceso en compuertas complejas, lo que resulta en una pérdida de precisión. En este trabajo, se deriva analíticamente un modelo preciso y eficiente de variación de retardo de compuerta para diversas pendientes de entrada y capacitancias de carga. La región de transición entre la pendiente de entrada rápida y lenta se divide eficientemente con un método de tolerancia de error adaptativo para caracterizar la variación de temporización mediante interpolación lineal basada en la de pendiente de entrada rápida y lenta. Para considerar el impacto de la capacitancia de carga, se deriva analíticamente la relación entre la sensibilidad del retardo de paso y la variación dominante del voltaje de umbral. Para compuertas complejas, las múltiples variaciones de proceso tanto para estructuras en paralelo como en apilamiento se expresan de manera equivalente mediante la variación del voltaje de umbral de cada transistor. El modelo propuesto ha sido validado bajo la tecnología avanzada de TSMC (Taiwan Semiconductor Manufacturing Company) de 12 nm en la región de subumbral y logra un excelente acuerdo con los resultados de simulación de Monte Carlo SPICE (Simulation Program with Integrated Circuit Emphasis) con un error máximo inferior al 6.49% para la desviación estándar del retardo de compuerta y 4.63%/6.40% para el retardo máximo/mínimo, demostrando una mejora de precisión de más de 4 veces en comparación con modelos analíticos competitivos.